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写了一个简单的逻辑门代码,注意语法,实体端口定义的最后一个端口没有分号。
关键字可以显示匹配列表,但是自定义的端口不会显示,这个没有quartus方便
按F11或图中按钮,等待一段时间弹出completed窗口,勾选查看报告选项,点击确定
源文件设计好就可以设计原理图了
在源中选择之前的VHDL文件,右键生成模型并自动添加到块设计中
相比较quartus而言,vivado的原理图设计显得很不方便,或许是太智能了吧,连好的线没办法手动调整,对于强迫症患者来说太不友好了。
根据弹窗提示验证成功与否
右键,选择generate output products ,弹窗点击“generate”将原理图文件输出为vhd书写的顶层文件
查看生成的vhd文件就知道这一步和上一步的区别了
可以看出,这里讲将块设计的封装为一个元件,只留出了输入输出引脚。所以上一步是用vhdl完成各模块的连接,也就是块设计的代码实现。
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