AXI4 4.0 full总线协议概述及BRAM IP CORE调用_axi4.0 总线协议

1、概述

AXI协议是ARM制定的高速接口协议，支持在主从设备间提供高性能、高频率的系统通信。并且在XILINX VIVADO中绝大部分的IP CORE都支持AXI接口，掌握AXI协议意味着你可以很方便的使用赛灵思的各类IP CORE。

1.1、分类

AXI4.0总线主要有以下三类分别适用于不同场景：

1. AXI4.0 FULL:面向高性能地址映射，支持突发事件读写，也就是写一次地址，可以传输高达256次数据，数据速率较AXI4.0_LITE高，常用于DDR数据读写。
2. AXI4.0_LITE：AXI4.0简化版，轻量级地址映射单次传输接口。
3. AXI4.0_STREAM：面向高速数据流数据传输，只传输数据，不含地址。

1.2、特征

AXI4.0 FULL特征如下：

1. 独立的地址和数据总线。
2. 独立的读写通道。
3. 支持不对齐数据传输，使用字节选通。
4. 使用基于突发的数据的数据传输。

2、AXI4.0 FULL信号描述

2.1、写数据通道

如下图，写数据通道由三个部分组成。

1. 写地址通道；
2. 写数据通道；
3. 写响应；

信号描述（M端）如下表所示：

2.2、读数据通道

如下图，读数据通道由两个部分组成：
1.读地址通道；
2.读数据通道；