Verilog实现1位全加器及输出逻辑解析_verilog一位全加器代码

1、半加器、全加器是什么

  半加器电路指对两个输入数据位（a、b）相加，输出一个结果位（sum）和进位（cout），但没有计算进位输入的加法器电路。
　　相比半加器，全加器是将进位输入也代入计算的加法电路，同样输出一个结果位和进位。1位全加器就是计算带进位输入的1位二进制数的加法电路，多个一位全加器进行级联可以得到多位全加器。

2、1位全加器的Verilog实现

  了解了什么是1位全加器，那怎么有Verilog实现它呢，首先直接上代码：

module full_add2
(
	input a,     	//加数
	input b,		//被加数
	input cin,		//进位输入
	output sum,		//结果输出
	output cout		//进位输出
);
	assign sum = a^b^cin;
	assign cout = (a&b)|((a^b)&cin);
endmodule
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  上述代码，直接给出了1位全加器的结果输出sum和进位输出cout。那么问题来了，这两个输出表达式是怎么写出来的呢？呸！