Ultrascale系列DDR4接口设计规则_ddr4布局布线注意事项

以下文件说明来自Xilinx-UG583，为方便工程设计总结部分内容；

UltraScale系列DDR4 SDRAM引脚

其中VRP引脚在FPGA端，ZQ在DDR4 SDRAM端；

PCB走线拓扑类型

Fly-by拓扑；

Clamshell拓扑；

如上两图示，建议拓扑为两种；优先使用Fly
-by拓扑，当器件布局空间有限时，可考虑使用Clamshell拓扑；
Clamshell拓扑中，走线空间更为局促，较密集的走线可能会更多的串扰和更长的stub。为缓解Clamshell拓扑的走线通路和减少stub长度，部分引脚可以换pin。如下表。

ECC引脚的处理

当ECC功能使用X16的器件时，需使用器件低8位，使用高8位时会出现问题，文件有详细说明。高8位需按下图处理。

不同板厚有不同的布线规则

板厚超过100mil，可参考其它文件。UG583仅假设板厚在100mil以内。如下图为两种stub类型示意，long-stub和stub-free。

不同拓扑的布线规则

Fly-by拓扑的地址及命令线；


Fly-by拓扑的时钟线；


Clamshell拓扑的地址及命令线；


Clamshell拓扑的时钟线；


点对点数据线；

走线长度及时间延迟要求