在我心中，Xilinx是一家完美的公司（自动忽略vivado编译太慢），技术生态支持实在是做的太好了。Xilinx也知道我们不会用DDR3，所以提供了一个example design给你学习，怎么样？惊不惊喜？意不意外？（实际上，绝大多数的IP Xilinx都提供了example design~~）

那么接下来就一起学习下官方提供的参考设计呗。

1.1、示例生成步骤

右击生成的IP核（默认你已经生成了MIG IP核），选择open IP example design，选择好路径后就会生成一个新的工程mig_7series_0_ex。

打开工程mig_7series_0_ex，看下整个工程的结构----2个主要部分：1、MIG IP核；2、读写测试的数据生成模块

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