FPGA常用电平标准以及LVDS注意事项_lvds电平1.8v与2.5v

作者：weixin_40725706 | 2024-08-17 19:40:13

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lvds电平1.8v与2.5v

单端：信号由一根导线输出，+5V/+3.3V为高电平，0为低电平。

差分：信号由两根导线输出，抗干扰能力强。

TTL：+5V/+3.3V为高电平，0为低电平，用三极管单端输出（串口模块：USB转TTL），大多几十兆

CMOS：MOS管单端输出，功耗低，反转快。频率低于150Mhz建议CMOS标准，高于150M时。

LVDS：低压差分信号，理论上最高频率2Ghz，大多几百兆

LVPECL：高速差分，PECL差值更大，抗干扰能力更强

当外部输入LVPECL电平时，而FPGA是LVDS时，需要硬件使用电阻网络将LVPECL电平转换为LVDS电平；

TMDS：差分信号，针对HDMI视频传输

SSTL，HSTL：专用于DDR存储器的单端标准

LVDS注意事项：2.5V或者1.8V。在使用LVDS时间，BANK供电一定要为2.5或者1.8。如果供电为3.3V那么只能使用LVDS的接收功能。

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