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静态时序分析（STA）——建立约束_set case analysis
作者：weixin_40725706 | 2024-06-14 16:28:39
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set case analysis
目录
本篇就主要学习 STA约束的建立。
1、时钟声明
1、（主）时钟定义
定义时钟时需要声明如下几个因素：
- 时钟源：可以是设计的端口，也可以是设计内部某个单元的引脚（通常是时钟生成逻辑的一部分）
- 周期：时钟的周期
- 占空比：高电平（正相）和低电平（负相）的持续时间。
- 边沿时刻：上升沿和下降沿翻转时间。
以上的约束为：
create_clock -name SYSCLK -period 20 -waveform {0 5} [get_ports SCLK]声明：本文内容由网友自发贡献，不代表【wpsshop博客】立场，版权归原作者所有，本站不承担相应法律责任。如您发现有侵权的内容，请联系我们。转载请注明出处：https://www.wpsshop.cn/w/weixin_40725706/article/detail/718720
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