systemverilog断言（SVA）_verilog仿真波形停止fatal error

作者：运维做开发 | 2024-07-09 14:32:35

踩

verilog仿真波形停止fatal error

1、立即断言：检测设计或者测试模块中信号的正确性
例：检测grant信号的正确性

如果正确产生grant信号，则继续执行，若不符合期望值，则报错。报错信息如下：

2、定制断言行为：如果想改变默认的消息，可以添加自己的输出信息。
Systemverilog有4个输出消息的函数：info,info,warning,error和error和fatal

报错信息如下：

3、并发断言：你可以认为它是一个连续运行的模块，为整个仿真过程检查信号的值。

如果断言为假程序终止运行，并报告消息，其他报告可选函数有$info,$warning,$error,$fatal等等

声明：本文内容由网友自发贡献，不代表【wpsshop博客】立场，版权归原作者所有，本站不承担相应法律责任。如您发现有侵权的内容，请联系我们。转载请注明出处：https://www.wpsshop.cn/w/运维做开发/article/detail/802678?site