FPGA-常用电平标准介绍、LVDS供电注意事项_fpga lvds电平

作者：人工智能uu | 2024-08-17 19:53:36

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fpga lvds电平

FPGA-常用电平标准介绍、LVDS供电注意事项

电平标准等事项，做个笔记

三极管单端输出
如串口模块：USB转TTL；FPGA板子上的 I/O口电平标准。只有几十MHz，工程中基本不用了。
单端：信号由一根导线输出，+5/3.3V为高电平，0为低电平。

MOS管单端输出，功耗低，翻转快。
工程实际一般适用于小于200MHz或者小于150MHz

LVDS是低压差分信号
LVPECL是高速差分信号，PECL差值更大，抗干扰更强，速度比LVDS大。
当外部输入电平为LVPECL，而FPGA板子是LVDS时，硬件需要使用电阻网络将LVPECL转为LVDS。

差分信号，针对于HDMI视频传输

差分：信号由两根导线输出，如双绞线、网线。抗干扰强，理论是最高频率2G。
工程实际一般适用300、400MHz，700、800MHz。

专门用于DDR存储器的单端标准。

电平标准注意事项笔记总结，方便后续项目开发中的细节处理。

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