2022年中科大可编程逻辑器件原理及应用复习考点资料

1) 什么是可编程逻辑器件

可由用户逻辑编程或配置实现所需逻辑功能的数字逻辑电路；为用户提供各种逻辑功能、速度和电压特性，可在任何时刻对其逻辑进行修改；用软件工具开发、仿真和测试，可快速编程到PLD中并在实际运行电路中测试。

2) PLD发展趋势

另：结构化ASIC相比FPGA：性能提高，功耗降低，成本下降。
①降低互连延迟，提高速度；②设计技术向高层设计转移；③向数模混合编程技术发展；④各种逻辑软核的开发应用；⑤产品日益丰富，性能渐趋完善。

3) FPGA与CPLD的区别

结构上：CPLD结构基于乘积项技术、EEPROM或Flash工艺，适合做复杂组合逻辑；FPGA结构基于查找表技术、SRAM工艺，适合做复杂时序逻辑。
逻辑存储上：CPLD逻辑固化在芯片内部；FPGA由于SRAM工艺不可直接固化在芯片内部，需要保存在片外EEPROM上，上电烧录。
加密上：CPLD可以加密；FPGA自己无法加密。

4) PLD编程元件

①熔丝或反熔丝开关元件：非易失性元件，能保持逻辑数据，只能编译一次。
②浮栅编程元件：非易失性元件，能保持逻辑数据，擦写寿命十几万次。
③SRAM配置存储器元件：易失性元件，掉电后数据丢失，强抗干扰能力。

5) PLD厂商

Xilinx、Altera、Lattice。

6) Tsu、Thold、Tco、Tpd

Tpd：I/O管脚输入到非寄存器输出延时。（通过一个宏单元内组合逻辑）
同步、异步（时钟）

7) Max7000结构

逻辑阵列块LAB，宏单元Macrocells，扩展乘积项Expander product terms(sharable and parallel)，可编程连线阵列PIA，I/O控制块。

8) Microsell宏单元

逻辑阵列、乘积项选择矩阵（共享扩展项反馈进逻辑阵列、并行扩展项从近邻宏单元借来的扩展乘积项）、可编程寄存器

9) Max7000电源

VCCINT：固定，供内部电路和输入缓冲器buffers；
VCCIO：可配置，供给I/O输出缓冲器。
低电压摆率可以减少系统噪声，但会增加4~5ns延时。

10) Max7000输出配置：漏极开路（Open-Drain）

实现“线与“逻辑，可被多个设备置低，如中断、写使能。
漏极电路由开漏器件和开漏上拉电阻组成。任何一个OD门输出低，总输出为低。上拉电阻阻值决定逻辑电平转换的沿的速度。阻值越大，速度低功耗小。

11) 在系统编程ISP（In-System Programmability）

JTAG接口

12) Quartus设计步骤

新建工程，新建设计文件（VHDL、verilog或原理图）、编写设计文件、编译工程、仿真、下载执行。

13) 功能仿真与时序仿真

功能仿真是对代码或原理图描述的逻辑功能进行仿真，了解实现的功能是否满足设计要求；时序仿真是在确定器件并完成布局布线后进行包括延时的仿真，检查设计功能是否能工作在设定的速度上。

14) DFF仿真（行为、时序）

15) FLEX10K组成

嵌入式阵列块（EAB）：存储功能（RAM、ROM、双口RAM、FIFO）和复杂逻辑功能（DSP、微控制器、状态机、乘法器）；
逻辑阵列块（LAB）：8个逻辑单元LE、进位链、级连链、LAB控制信号和局部互连线；
快速互连通道FastTrack；
I/O控制块。

16) FLEX10K 逻辑单元LE

17) FLEX10K时钟锁定与时钟自举

时钟锁定：用同步PLL减少时钟延迟和偏差；时钟自举：时钟倍频。（锁相环PLL增加速度，减少资源利用）

18) RAM & FIFO

19) 计数器

20) 时序分析器

21) 二分频逻辑电路

22) Verilog || VHDL

38译码器、计数器、DFF

25) APEX20K MultiCore

APEX20K第一个实现SOPC集成度。
MultiCore结构：LUT、Product-term、embeded memory
APEX20K组成：MegaLAB、FastTrack Interconnect、IOE

26) APEX20K MegaLAB

MegaLAB：10~24个LAB、1个ESB、1个MegaLAB interconnect
LAB：10个LE、进位和级连链、LAB控制信号、local interconnect
LE：4输入LUT、可编程寄存器、进位链和级连链

ESB1：可配置为宏单元，一个ESB具有16个宏单元，每个宏单元包括2个乘积项和1个可编程寄存器。

ESB2：可实现各种内存块：双端口RAM、ROM、FIFO、CAM。一个ESB可提供2048bit Memory，多个ESB可合并成大块RAM。

27) APEX20K IOE->LVDS

两个PLL可以被配置用于LVDS发送器和接收器的接口

29) APEX20K 电源

VCCINT：固定，2.5V或1.8V(KE)
VCCIO：多电压IO支持，可配置：1.8V(KE)、2.5V、3.3V。
每个I/O块可以有自己的VCCIO以及电平标准

30) APEX20K ClockLock and ClockBoost

ClockLock：减少clock delay和clock skew，在维持0 hold time的同时，减少Tco和Tsu
ClockBoost：20K固定2x或4x倍频；20KE任意放大或减小输入时钟频率
clock skew：时钟延迟到不同寄存器的差异。


Fclock0 = (m / (n * k)) * Fin
Fclock1 = (m / (n * v)) * Fin

31) 外部时钟输出模式

零延时缓冲：外部输出时钟与时钟输入脚相位一致，没有延时。相位移动不允许，只能分频不能扩频。
外部反馈：时钟输入脚的时钟与反馈输入脚的时钟相位一致，没有延时。相位移动不允许，只能分频不能扩频。可消除器件间clock delay和clock skew。
正常模式：输出 时钟与输入时钟具有一定的相位延时。

32) APEX20K ClockShift

可编程的时钟延时和相位移动，90°、180°和270°可精确实现，其他延时精度在0.5~1ns，其精度与输入频率、用户输入的倍频和分频因子有关
相位移动只能是输出滞后输入。
输入与输出时钟的倍频或分频必须是整数倍关系

33) CAM（内容可寻址寄存器）和应用

由ESB实现。
对一个给定的数据，得到该数据所在的存储单元地址。输出match信号
CAM搜索，在全部地址的搜索是并行的，在一个时钟周期内可以并行搜索完全部地址。
写一个数（最大32bit）需要在一个地址上写两个时钟周期。“don’t care”bit要第三个周期
CAM READ：单匹配、多匹配、快速匹配；编码模式（单匹配）、非编码模式（多匹配）
CAM的应用了解：

35) SignalProbe & SignalTapII

SignalProbe：在不改变原设计的条件下，利用FPGA内部空闲的连线和端口，将用户需要了解的内部信号引出FPGA到PIO。增量布线的特性缩短了硬件验证的过程和SOPC的开发时间。
SignalProbe使用步骤：在设计代码或原理图中增加输出管脚并完整编译；设施输出管脚为signalprobe output；选择作为signalprobe的驱动源信号；SignalProbe增量编译；时序仿真观察信号时序，或用示波器从输出端口观察波形。
SignalTapII：测量FPGA管脚的输入输出数字信号，并在QuartusII界面上展示波形。不需要额外的I/O端口，设计可以在FPGA上全速运行。可以设置触发条件，有更好的精确度，能更好的发现问题。所有抓取到的信号数据都方便的存储在嵌入式RAM中，后通过JTAG端口将数据传输到计算机进行显示和分析。（传统逻辑分析仪：需要焊接、笨重、价格昂贵）
SignalTapII使用步骤：对设计代码或原理图完整编译；添加SignalTapII文件；设置采样时钟；设置采样深度、缓冲区采集模式以及触发级数等；添加要观察的信号；设置触发条件；完整编译；烧录逻辑；启动SignalTap的run analysis或auto analysis，在触发条件满足时可以看到波形；采样得到的波形图保存在.stp文件中。

37) 逻辑设计技巧

消除毛刺的方法：① 通过调整布线让端口输出延迟一致，会受到外界条件因素影响；② 通过添加触发器让端口输出按时钟同步，从而消除毛刺；③ 通过修改逻辑，采用类似格雷码的设计，减少或消除同一时刻端口同时变化的可能，从根本上杜绝毛刺现象。
建立保持时间：① 通过调整输入信号的相位或延迟，确保数据的建立时间和保持时间满足要求。② 确保输入时钟频率小于等于系统最高工作频率。
异步-同步逻辑设计：异步逻辑设计会在输出信号出现解码毛刺；复位、清零、置位信号建议使用同步逻辑设计。
多时钟系统：

38) SOPC Nios II cpu软核

Nios II优点：提高系统性能、降低系统成本、功能强大易用的开发工具、使用完全功能的开发包。
Nios II是通用RISC处理核心，具有32bit指令集，32bit数据线和地址线，具备32个通用寄存器组和32个外部中断资源。
Nios II处理器系统组成：Nios II处理器、一系列片上外设、片上存储器、片外存储器接口。

39) Stratix II

基本块：ALM（adaptive logic module）
ALM：包括ALUTs（adaptive），两个ALUTs最多8个输入。具有两个程序寄存器、两个专用全加器、一个进位链、一个共享算术链和一个寄存器链
寄存器链线路可以让一个LAB中的寄存器级联在一起，形成一个无关联的移位寄存器，在保存本地互联资源时，提高了LAB中ALMs的连接速度
三种RAM块尺寸：可以实现RAM、ROM、FIFO
DSP Block：乘加、乘累加